アンリツがDesignCon2021期間中にオンラインセミナーを開催
2021/08/17
最新のPCIe6.0高速インタフェース技術など、7つのセッションとデモンストレーション
アンリツ株式会社（社長 濱田 宏一）は、2021年8月16日から18日までカリフォルニア州サンノゼで開催されるDesignCon2021の期間中に、Anritsu Test Talksを2021年8月18日に実施いたします。
セッションとライブデモンストレーションでは、チップセット/ボード/システム設計のエンジニアに、PCIe® 5.0/6.0の最新高速インタフェース技術や設計性能を保証するための効果的なテストプロセスをご紹介いたします。
サンノゼマッケンナリーコンベンションセンターのルーム210Fにて開催されますが、オンラインでの参加も可能です。
DesignCon2021のダイヤモンドスポンサーであるアンリツが実施する各セッションでは、それぞれの技術に精通した経験豊富なエンジニアがサポートいたします。
7つのセッションとデモンストレーション
2021年8月18日（水）9:00-17:00（日本時間2021年8月19日（木）1:00 am – 9:00 am）に開催され、各セッションの時間は40-60分です。全て英語となります。概要は以下の通りです。
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PCB設計時のsequential peeling extractionとde-embeddingの重要性
時刻: 9:00 am - 9:40 am（日本時間2021年8月19日（木）1:00 am - 1:40 am）
差動デバイス、特にプリント回路基板（PCB）を設計およびテストするエンジニアは、ベクトルネットワークアナライザ（VNA）を使用することにより、設計サイクルや市場投入までの時間を短縮できます。より高い周波数に対応し、PCB上のスペース確保が困難になるにつれて、特定のVNAツールを使ったテスト技術が重要になります。sequential peeling extractionとde-embeddingなどのアプローチについて学習できます。
- PCIe 5.0 RXLEQテストライブデモ用のオープンハウス
時刻: 10:00 am - 11:00 am（日本時間2021年8月19日（木）2:00 am - 3:00 am）
第5世代（G5）の試験デバイス（DUT）を使用したPCIe 5.0LEQテストがライブで実施されます。シグナルクオリティアナライザ-R MP1900Aを使用したG5LEQテスト手順を体験できます。
- PCIe6.0以降のPAM4 BERおよびJTOLテストソリューション
時刻: 11:05 am - 11:45 am（日本時間2021年8月19日（木）3:05 am - 3:45 am）
FECとバーストエラー分析を含めた、32Gbaud以上のPAM4 BERテストおよびジッタ耐性（JTOL）測定の概要を説明します。本セッションではPCIe6.0または400GE/800GEアプリケーションに携わるエンジニアに有益な情報を提供します。
- PAM4 BERTとJTOL、FEC、バーストエラー分析のライブデモ
時刻: 12:00 pm - 12:45 pm（日本時間2021年8月19日（木）4:00 am - 4:45 am）
MP1900Aを使用したPAM4 JTOLテストとFECバーストエラー分析のライブデモンストレーションをご覧いただけます。以下のデモを行います。
- PAM4 BERT製品の概要と機能
- PAM4 BERおよびジッタ耐性テスト
- FECバーストエラーのキャプチャと分析
- オートモーティブ テストソリューション
時刻: 2:00 pm - 2:40 pm（日本時間2021年8月19日（木）6:00 am - 6:40 am）
車載向けのテストソリューションの概要を説明します。本ソリューションの技術とアプリケーションの中には、5G/セルラー、インフォテインメント/コネクティビティ/Bluetooth®/WLAN、ADAS、車載レーダ、C-V2X、およびPCIeが含まれます。
- USB Type-C®標準PHYテストの類似点と相違点について
時刻: 3:00 pm - 3:40 pm（日本時間2021年8月19日（木）7:00 am - 7:40 am）
USB4™とDisplayPort™は、物理層の「ビルディングブロック」としてIntelのThunderbolt PHY仕様を採用しています。コンプライアンステスト仕様（CTS）とテスト方法に関連するUSB4™とDisplayPort™の類似点と相違点について説明します。
- PCIe5.0レシーバーLEQコンプライアンステスト
時刻: 4:00 pm - 5:00 pm（日本時間2021年8月19日（木）8:00 am - 9:00 am）
PCIe5.0の32.0GT/sでの新しいテストおよび測定レシーバーの課題を解決する方法について学習します。取り上げるトピックは以下の通りです。
- PCI-SIG®5.0コンプライアンスプログラム
- 32 GT/sレシーバーテストに関する課題と最新のガイドライン
- 32 GT/sストレス下のEyeキャリブレーションとイコライゼーションを用いた高損失バックチャネル処理のニュアンス
- レシーバーソリューションで検証の課題解決
各セッションは全て無料です。DesignConのすべての参加者が聴講できます。日本からオンライン参加のご希望のお客様はDesignCon2021へアクセスし、登録手続きをお願いします。皆さまのご参加をお待ちしております。
