PCI Express | アンリツグループ

PCI Express (PCIe) - Elevate the performance of your R&D process

Advance your R&D process efficiency

PCI Express^®（PCIe^®）は、データセンタ、コンピューティング、ストレージ、車載システムなどで広く利用されている高速シリアルインタコネクト規格です。PCIe規格は、業界団体であるPCI-SIG^®（Peripheral component interconnect-Special Interest Group）により策定されており、AIサーバやデータセンタでのデータ伝送の高速化要求を背景として、最新規格であるPCIe 7.0が2025年に公開されました。現在は、さらなる高速化を実現する次世代規格 PCIe 8.0の策定も進められています。

一方、高速化に伴い、電気配線では伝送距離の制約や伝送損失の増大が課題となっています。そこで、光インタコネクト技術の活用が進められています。光インタコネクトを活用することで、電気配線に比べ低損失かつ長距離での高速データ伝送が期待されています。

PCI Express^®、PCIe^®は、PCI-SIGの登録商標です。

Chip

Add-In Card

Photonic wire

Connector

PCIe 7.0

PCIe 7.0

PCIe 7.0は、PCIe 6.0の2倍となる128 GT/sのデータ伝送速度を実現しています。

通信距離を確保するために、光インタフェースの採用も想定しています。

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White paper overcoming design and evaluation challenges of intra-pair skew in high-speed interface

ホワイトペーパー:
Overcoming Design and Evaluation Challenges of Intra-Pair Skew in High-Speed Interfaces

PCIeやUSBなどの差動信号のIntra-Pair Skewが高速デジタル伝送に及ぼす影響が顕在化しています。
本ホワイトペーパーでは、Intra-Pair Skewの影響や技術課題、Skewの評価法について説明します。

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White paper: PCIe® 6.0: testing for a new generation

ホワイトペーパー:
PCIe^® 6.0: Testing for a New Generation

PCI Express^® (PCIe) 6.0では製品の設計検証が複雑化しています。
本ホワイトペーパーでは、各種技術と適切なシグナル・インテグリティ測定ソリューションを解説します。

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PCIeの試験課題

PCIe 5.0以前の変調方式では、Non-Return-to-Zero（NRZ）方式が主流であり、1ビットごとに2つの電圧レベルを用いてデジタルデータを伝送していました。しかし、データ伝送のさらなる高速大容量化の要求を満たすため、PCIe 6.0では2つのビットを重ねて4つの電圧レベルを用いるPulse Amplitude Modulation 4（PAM4）変調および誤り訂正方式（Forward Error Correction：FEC）が採用されています。これらは、PCIe 7.0でも引き続き踏襲されています。PAM4は1シンボルで2ビットを伝送できる4値変調方式で、NRZと比べて帯域効率が向上する一方で、ジッタやノイズの影響がより顕著となります。これにより、PCIeデバイスの設計はこれまでに比べて一層複雑になります。

試作品のデバッグ、設計検証、コンプライアンス試験といった開発から商品化までの各工程では、高速デジタルシステムの信号品質の検証が必要です。製品の品質を高めるために信号品質を検証し、設計へフィードバックすることが不可欠になります。また、ホスト/デバイス間の相互接続性を確保するためには、リンクを確立させた上で、リンクトレーニング機能を評価しながら、ジッタ耐力試験などの物理層試験を行うことが重要です。さらには、正常系に加えて、異常系の動作の検証も求められています。

NRZの波形例

PAM4の波形例

PCIe R&D向けソリューション

PCIeデバイスの物理層のデジタル信号品質を改善し、確保するために求められる試験。

トランスミッタ/レシーバ試験

トランスミッタ試験では、リアルタイムオシロスコープ（Real-Time Oscilloscope：RTO）を使用して、PCIeデバイスから出力される基準クロックやデータ信号の立ち上がり時間、振幅、アイ幅、ジッタなどの特性を評価します。また、信号発生器（Pulse Pattern Generator：PPG）を信号源に用いてRTOでフェーズ・ロック・ループ（PLL）帯域幅を測定します。

レシーバ試験では、PPG とビット誤り率（Bit Error Rate：BER）測定器を用いて、電気信号にノイズやジッタなどのストレスを印加し、PCIeデバイスのジッタトレランス、クロストーク、動作マージンなどを評価します。
アンリツのシグナルクオリティアナライザ-R MP1900Aは、8スロットモジュラー式の高性能BERTです。NRZ/PAM4信号によるPCI Expressの高速バスインターフェースの物理層測定を1台でサポートします。

さらに、AnritsuのSIおよびPAM4 PPG向けオプション051 Sequence Editor functionは、高速デジタルインターフェース向けのテストパターンおよびシーケンスの構築から、それらの実行に至るまで、効率性と信頼性を兼ね備えた包括的なソリューションを提供します。このSequence Editor functionは直感的なGUIを備えており、通常動作、異常動作、ストレステストといった各種シナリオに対応したシーケンスの構築が容易です。これにより、コンプライアンス要件に即した柔軟なテストが可能となり、物理層の性能検証、論理層の障害動作の再現、ならびに効率的な原因分析を実現します。

ホワイトペーパー:

PCIe 6.0: Testing for a New Generation

ビデオ:

MP1900A PCIe 6.0 Compliance Test

リーフレット:

テクニカルノート:

PCIe^®の64 GT/sにおける差動SkewのBER特性評価の実証

アプリケーションノート:

PCIe6 Return Path Optimization Manual

プロトコル試験

PCIeでは、接続（リンク）の状態遷移は物理層のLTSSM（Link Training and Status State Machine）によって管理されています。プロトコル試験では、このLTSSMが適切に遷移することを検証します。また、リンク障害が発生した場合は、リンクトレーニングやLTSSMの挙動を解析し、物理層・論理層いずれが原因かを切り分けます。

トランスミッタ試験、レシーバ試験、プロトコル試験は、PPGとBER測定器を統合したシグナルクオリティアナライザ-R MP1900Aと、パートナー企業提供のRTOを組み合わせて実施可能です。さらに、MP1900AとRTOを自動制御する専用ソフトウェアを利用すれば、複雑な試験条件の設定が容易となり、デバッグやコンプライアンス試験の時間短縮にも貢献します。

製品カタログ:

シグナルクオリティアナライザ-R MP1900A - PCIe/USB/Thunderbolt/Display Port テストソリューション