Compute Express Link® (CXL®)
實現主記憶體與裝置之間的快取一致性
Compute Express Link® (CXL®) 是一種基於 PCI Express® (PCIe®) 的高速互連標準，可在 CPU、GPU 與 AI 加速器等裝置之間維持資料一致性的同時，實現高速資料傳輸。
CXL 提供快取一致性 (Cache Coherency) 功能，確保主記憶體中的資料與連接裝置所保存之快取中的資料維持同步。藉由省去傳統 PCIe 系統中所需的大量同步處理負擔，CXL 有助於降低 CPU 工作負載及延遲，進而提升整體系統效能。
Compute Express Link® 與 CXL® 為 Compute Express Link Consortium 的註冊商標。
PCI-SIG®、PCIe® 與 PCI Express® 為 PCI-SIG 的註冊商標。
CXL 裝置的測試挑戰
挑戰 1: 重現與識別鏈路訓練問題
在 CXL 裝置開發過程中，工程師需要驗證裝置是否能透過鏈路訓練 (Link Training)，以預期的資料速率及通道配置，成功與主機平台建立鏈路。鏈路訓練是指裝置與主機在執行等化 (Equalization) 的同時，協調資料速率與通道寬度等參數，以建立 PCIe 或 CXL 鏈路的過程。然而，工程師可能會遇到鏈路建立失敗、鏈路運作速度以低於預期的速率運作，或在特定條件下出現鏈路運作不穩定等問題。若要找出根本原因，重現這些問題至關重要，但在實際主機平台上重建所需條件，通常相當困難且耗時。因此，故障隔離與根本原因分析可能耗費大量時間，不僅增加除錯負擔，也可能影響整體開發時程。
挑戰 2: 雜訊與抖動容限評估困難
由於 CXL 專為支援高頻寬、低延遲的資料傳輸而設計，因此必須充分評估由雜訊與抖動所造成的訊號衰減及其對傳輸品質的影響。在實際系統中，快取一致性運作通常會產生持續性的高流量負載，因此必須驗證裝置在真實運作條件下是否仍能維持足夠的訊號餘裕 (Signal Margin)。
為此，工程師必須刻意施加可控制的雜訊與抖動，以評估裝置的雜訊與抖動的容限餘裕。然而，傳統以相容性測試 (Compliance Testing) 為導向的測試環境，未必具備足夠的靈活性、設備能力或測試時間，以準確模擬真實運作條件。因此，潛在的訊號完整性問題可能無法在開發階段被偵測，進而導致產品部署後出現效能降低及可靠性下降等問題。
CXL 裝置測試解決方案
解決方案 1: 透過控制鏈路訓練條件重現問題
Anritsu安立知的訊號品質分析儀-R MP1900A 所搭載的 序列編輯器 (Sequence Editor Function) 功能，可支援工程師控制鏈路訓練條件，並刻意重現異常運作狀態。
序列編輯器功能是專為高速數位介面提供彈性建立測試圖形與序列的軟體。工程師可修改鏈路訓練序列中的訓練圖形及傳輸次數，並設定迴圈 (Loop) 與中斷點 (Breakpoint)。此功能可針對實際主機平台上難以重現的特定通訊條件及故障情境，對裝置執行詳細的驗證。此外，透過比較正常與異常運作條件，亦可簡化故障隔離及根本原因分析。因此，工程師便可更快速地識別問題、降低除錯負擔，並縮短開發週期。
Leaflet介紹:
Sequence Editor Solution
解決方案 2: 在高流量條件下量化評估雜訊與抖動餘裕
MP1900A 所搭載的序列編輯器功能可產生模擬 CXL 通訊的測試序列。依循這些測試序列，MP1900A 能夠在施加可控制且可量化的雜訊與抖動的同時，重現高流量通訊條件。
此功能可在接近實際系統環境的運作條件下，有效評估裝置可容許的雜訊與抖動餘裕。此解決方案亦支援多通道 (Multi-Lane) 情境，讓使用者能夠評估跨多個通道的 CXL 通訊效能，並驗證裝置對通道間偏移 (Lane-to-Lane Skew) 的容限。透過結合 MP1900A 與序列編輯器功能，工程師可在高流量環境下執行原較難以實現的壓力測試，有助於降低產品實際部署至實際現場後發生通訊不穩定及效能降低的風險。
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