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工程 内容
アルゴリズム検証 機能性能・実現性チェック
  • MATLABやC言語を使用して機能性能や実現性をチェック
    ※ここで設計したプログラムはダイナミック検証時にReference/Simulationモデルとして利用
DRC 設計ルール検証（DRC：Design Rule Check）
  • Visual EliteまたはHDL DesignerのDRCを実施
AutoCheck 機能検証
  • ステートマシンのデッドロックやトグルしない変数、固定化される変数など、RTLの構造上の問題とレジスタの初期値をチェック
CDC 非同期検証（CDC:Clock Domain Check）
  • 非同期箇所を全て検出して妥当性をチェック
ダイナミック検証（Questa-SIM） 機能検証
  • アサーション検証に不向きなデータ系の機能検証を実施（目視 or 期待値）
  • アサーション検証に向いているコントロール系の機能検証を実施（アサーション）
  • 制約付ランダム検証を実施
カバレッジ 検証の網羅率向上
  • テスト未実施の回路を検出して、テストパタンの追加の有無を判断

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